外部摘记
3D芯片堆得上 去，未必堆得划算：量产卡在良 率与成本
文 | 半呆君 如果一颗芯片不够强，能不 能再叠一颗上去？平面制造越来越 接近物理极限，把芯片从二维摊开 改成三维堆 叠，成了头部厂商的共 同选择：台 积电在推进叠芯片技术，英特尔的新服务器芯 片已经出货，AMD 用叠缓存的 方式做了四年产品，华为则把逻辑 折叠用进了 旗舰手机。
但这里有一个 容易被 忽略的问题：把芯片堆起来 ，不等 于把利 润堆起来。每多一层 芯片，就多一 道制造和连接 的关口 ；堆叠之后的 良率可能不升 反降，连接一 旦失败，前面投进去 的成本跟着报 废。更麻烦的 是，解 决这个问题本 身就要花钱。有的工 艺一次 处理整片晶圆，快，但上下两层的 坏芯片会互相 拖累；有的工艺先挑 出合格的芯片 再逐颗 连接，单次更贵，却有机会 减少坏片损失 。
于是一个反直觉的问题出现了：为什么更贵的工艺，最 后可能做出更 便宜的合格芯片？要回答它，得依次过三关：堆叠为什么增加制造风险？更贵的工 艺什么时候反 而更划算？哪些证据能证明一项新技术，已经从工程突破走到了商业回报？一、芯 片堆得越高，赚钱越难 先看一个场景。
要把两颗芯片叠成一颗更强 的芯片，第一颗的合格率是 95%，第二颗也是 95%。两 颗的好坏 彼此独立，那么叠 完之后同时合格的概率，不是 95 %，而是 95% × 9 5%=90.25%。这就是 3D 集成的 第一道坎：单层看 着都不错，叠起来之后，良率会被一 层层磨掉 。
真实生产比这更复杂——层数每加一层，除了自身制造，还要与其他层对准、连接、测试，最后扛住几年的使用。每多一道环节，就多乘一次小于一的数。芯片之间连线的密集程度（业内叫间距）当然重要，越密性能越强，但它不代表量产能力。负责封装业务的 Amkor 副总裁 Mike Kelly 今年给过一个行业口径：眼下具备商业可行性的最小间距大约是 6 微米，路线图上画的 1 微米，短期内难以成为普遍的量产选择。
台积电的路 径与此吻合——据行业报道对其技术活动资料的整理，其键合间距从 2023 年的约 9 微米，走到了 2 025 年的约 6 微米。更远 的 4.5 微米排在 2029 年前后——那是规划目标，不是已经发生的现实。良率 是乘法，不是加法 到这里，第一 关的答案是：堆叠的风险不在某一 层做没做好 ，而在所有层、所有工序要一起做好。
下一关的问题 随之而来：既 然这么 难，为什么还有人愿意付钱 ？二、更贵的 工序，算出更便宜的 芯片 把芯片 叠起来，主流 做法有 两种，代表两种生产策略。第一种，整片 晶圆直接对接：两片 晶圆对准后一 次键合，效率 高。代 价是，上层某个位置是坏芯 片、下层对应 位置是好芯片，这一 对位置照样报 废——缺陷会 共同侵 蚀最终产出。
这是晶圆对晶 圆键合，简称 W2W。第二种，先挑出好芯片，再逐 颗堆叠：先把裸片测一遍，只把确认合格 的贴上去。这 叫芯片对晶圆键合，简称 D2W。好处 是坏片进不了堆叠，代价是 逐颗处理更慢 、对设备精度 要求更高。两种做法没有绝对的先进落后 ：一种重视整片效率，一种 重视进入堆叠 环节的芯片质 量。
哪种更划算，取决 于省下的坏片损失 ，能否覆盖多出来的工艺成本。我用一组演示 参数把账算完。先 给答案：在这组假设下，逐颗挑选良品的路线 虽然单次工序更贵 ，每颗合格堆叠芯片的成本反而更低——整片 路线约 107.97 美元，逐颗路线约 98.98 美元 ，低 8.3% 左右（相对整片路线的成本）。
再看计算，供复核。模型的输入按行业常规假设：两片晶圆制造成本 2 万和 1.5 万美元，每片晶圆可以放 600 颗芯片；两层裸片良率各 85%；键合一次通过率 98%，后续工序合格率 99%；整片路线每对晶圆键合 2000 美元，先挑后贴每次 8 美元。
整片对整片 的路，从起 点位置算产 出：0.85 × 0.85 × 0.98 × 0.99，约 70.1% ——上下两层任何一 颗是坏的，这个位置就废了。先挑 后贴的路，坏片在筛选 那道门就被拦下了，从未进入堆叠 ，所以堆叠环节只需要再过键合和 后续两道门 ：0.85 × 0.98 × 0.99，约 82.5%。
同口径一比，先挑后贴仍高出十多个百分 点。顺带说一个只对内行有意义的 口径：已经进 入键合的好片子，键 合之后还能剩 97% ——这个 97% 和前面的 70 .1% 分母 不同，不能放在一起 比大小。最后是临界值：其 他参数不变，逐颗路线的单次贴装 键合成本涨到 约 16.72 美 元时，两条路线打平。
这个数字只对 这组假设成立 ，参数一变就 要重算；它值得盯，是因为它把「先挑良品值多少钱」变成了可跟踪 的量。需要说 明，整套数字 是演示假设，不对应任何厂商的实际成本。两条键合路线的成本账 算账时假设的 「键合通过率 」，在真实产线上不是键合机一家说了算。
这正是接 下来要回 答的问题 ：哪些环节，决定 这条链能不能稳定运转。三 、真正的 瓶颈，不 在键合机上 10 月 1 日，应用材料与 Bes i 宣布 扩大合作，范围从 芯片对晶圆混合键合，扩展 到逻辑与 存储集成 、光子学，以及更 多键合平台与互连架构。两 家从 2 020 年新加坡的联合开 发中心走到今天，产出了应 用材料所 称的业界 首套集成式芯片对 晶圆键合系统。
混合键合，就是 前文两种做法共 同的那一步——不靠焊点，把磨 到极平的两片芯 片直接贴合连接 。这次扩大是工 艺协同加深的证 据——不是排他 绑定，也推不出 收入已经搬家。把混合键合的工 艺链摊开，是五 个环节的接力：清洗与表面处理 ，去掉颗粒和污 染物——微小污 染就能破坏界面 连接；平坦化与 表面控制，让待 贴合表面达到平 整要求——表面 不合格，对准再 准也没有用；精 密对准与贴装，让上下芯片正确 对应——偏差直 接造成连接失效 。
剩下两道在贴合的前后 ：键合与退 火，让界面形成可靠连接——决定缺陷多少；检测、量测与反馈，尽早发现缺陷 并送回前道——决定良率能否持续 稳定。键合 机只是其中一环。对失 效机理的研 究也指向流程：一颗纳米级的颗粒就能隔开大 片本该贴合的界面，单台键合机精 度再高，补不回前序表面和平坦化 的波动。
混合键合工艺链：机 会不只在一台 键合机 沿着 这条链 看，产业机会 的问题就拆成 了三个 ，且不 能混为一谈：哪个环 节的技术要求 提升最快？哪 个环节 最难被替代？哪家公司的相 关业务 已经产 生收入，而不只是技 术布局？按公 开方向，应用 材料覆 盖工艺平台，Besi 做 精密贴 装与键 合，EVG、SUS S Micr oTec 在 晶圆键 合方向，AS MPT 在组 装与热 压键合 方向，KLA、On to Inn ovatio n 在 检测量测方向 ，拓荆科技已 布局混 合键合 与配套量检测设备。
技术要求提升不等于利润到 手，产品难替代也不等于议 价能力强——已经布局，更不等于已有规模订单。三个间隔摆在这里 ，「利润已经迁移」这句话 因此下不得。四、逻辑先走，存储在等 第三章那五个环节，决定能 不能稳定量产；而要不要导 入，产品还要再过一道收益关。
同一套工 艺能力，放到不同 产品上，值不值得，由额外 成本和额外收益的 比较决定。逻辑芯 片这边，收益更容易覆盖成 本。以 AMD 的 3D V-C ache 为例，自 20 22 年量产至今 约四年：在处理器 旁边叠一层缓存，能减少数 据去远端内存的次 数，特定工作负载 下的性能收益，撑得起更复 杂的制造成本。
台积电的 SoIC（系统级集 成）叠片工艺，产能与客户在持 续扩大，英特尔 Fovero s Direct 也已出现在 服务器芯片的报道中。存储芯片 这边，旧工艺还能满足需求。H BM（高带宽内存）本身已经靠 多层堆叠实现了高带宽；HBM 4 的封装高度上限，据行业媒 体报道已从约 720 微米提 高到 775 微米。
多出来的余量，给 12 层、1 6 层设计 继续沿用微凸点——传统的小锡球焊点——留出了空间；TrendForce 7 月的报道则称，三星与 S K 海力士对混合键合的导入节奏 存在差异，16 层的 HBM4E 或更后面的代际可能是较早的窗口。标准的精确条文 与生效时间，我尚未核到一手文件 ，此处只按报道口径陈述。
把存储侧的案 例接回前面算出的那 个临界值：老 工艺仍满足高 度、良 率与成本要求时，新工艺必 须证明多出来 的键合成本，能换回 足够的层数、带宽或功耗收 益。热 是同一类约束——一项针对 7 纳米处 理器的仿真研究（发 表于 IEE E ECTC 20 20）算过：不考虑热约束 的堆叠，最高 结温会比平铺方案高 出约 12 ° C；把逻 辑与存 储分层摆放后，增幅收窄到 约 6 ° C。
这是特定结构 与仿真条件下的结果，但它解释了两条产品线的分工：缓存层几乎不 发热，垫在下 面不占热预算 ，所以「逻辑叠缓存」先行量产；把发热大的逻辑芯片 直接叠在另一 颗发热大的逻 辑芯片上，热 量叠着热量，至今只出现在液冷的数据中心里。华为被 报道的 30 0 W/cm ² 散热指 标属于报道披露值，测试结构、边界条件与可扩展性仍 待核实。
标准每放 宽一寸，旧工艺的寿命就延 长一程；成本不打平，导入就难以发 生。逻辑先走，存储在等：导入节奏双时间轴 五、判断新技术 ，看证据走到哪一层 前面 几笔账，最终要落在一条验证链上：技术原理成立，产品结构得 到确认，性能收益得到验证，制造良 率与成本过关，稳定规模交 付，形成可持续的商业回报。
这不是每项技术必须按序走完的流程，而是一把尺子——量一项新技术离赚钱还有几步。用这把尺子量最近的三条热点。华为的逻辑折叠：结构层有证据，第三方拆解看到了两层堆叠；性能层有部分第三方测试，但论文披露的降幅——计算部分 41%、图形部分 58%、AI 部分 66% ——均为华为 7 月更新论文的口径，需逐项说明测试条件，尚未被同条件复现；经济性层，良率与单位成本没有公开数据。
结论：结构 层站稳了，性能层有部分第三方测 试但没有同 条件复现，经济性层还是空白——按这条验证 链，卡在第二层向第三层过渡的位 置——不是 「只证明了一层」，也 不是「已经 验证完毕」。英伟达采 用英特尔 Fover os 的消息：还停在结构层之前 。10 月 9 日多家媒体转述 的分析师报 告是判断，不是订单——没有合同 、没有产品型号，正式 客户关系、封装版本、订单量与量产时间都待验证。
高通与华为的 专利协议：高 通 10 月 6 日补充声明明确，将该协议 与逻辑折叠联系起来的说法不准确 。一纸许可协 议，到不了「技术授 权」那一层。专利、原理、结构实现、性能数据、良率成本、商业量产——是不同层级的证据，不能相互替代。这套尺子可 以带走。
下次看到 C PO（光电共 封装）、硅光或者任何「下一代封装」，先问一句：证 据走到第几层了，缺的那一 层，拿什么补 。所以 3D 集成的终局，不是谁把间距压得最低，而是谁能把性能、能效、良 率、成本与交 付稳定，整合成一套可复制的工程体系。