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3D芯 片堆得上去，未必堆得划算 ：量产 卡在良率与成 本
文 | 半呆 君 如果一颗 芯片不够强，能不能再叠一颗上去？平面 制造越来越接 近物理极限，把芯片从二维摊开改成三维 堆叠，成了头 部厂商的共同 选择：台积电在推进叠芯片 技术，英特尔 的新服务器芯 片已经出货，AMD 用叠 缓存的方式做 了四年产品，华为则把逻辑折叠用进了旗 舰手机。
但这里有 一个容易 被忽略的 问题：把 芯片堆起 来，不等 于把利润 堆起来。每多一层 芯片，就 多一道制 造和连接 的关口；堆叠之后 的良率可 能不升反 降，连接 一旦失败 ，前面投 进去的成 本跟着报 废。更麻 烦的是，解决这个 问题本身 就要花钱 。有的工 艺一次处 理整片晶 圆，快，但上下两 层的坏芯 片会互相 拖累；有 的工艺先 挑出合格 的芯片再 逐颗连接 ，单次更 贵，却有 机会减少 坏片损失 。
于是一个反直觉的问题出现了：为什么更贵的工艺，最后可能做 出更便宜的合格 芯片？要回答它，得依次过三关 ：堆叠为什么增 加制造风险？更贵的工艺什么时候反而更划算？哪些证据能证明 一项新技术，已 经从工程突破走到了商业回报？一、芯片堆得越 高，赚钱越难 先看一个场景。
要把两颗芯 片叠成一颗 更强的芯片 ，第一颗的 合格率是 95%，第 二颗也是 95%。两颗的好坏彼 此独立，那 么叠完之后 同时合格的 概率，不是 95%，而是 95 % × 95%=90 .25%。这就是 3 D 集成的 第一道坎：单层看着都 不错，叠起 来之后，良率会被一层 层磨掉。
真实生产比这 更复杂 ——层 数每加 一层，除了自 身制造 ，还要与其他 层对准 、连接 、测试 ，最后 扛住几 年的使 用。每多一道 环节，就多乘 一次小 于一的 数。芯 片之间 连线的密集程 度（业 内叫间 距）当 然重要 ，越密 性能越 强，但它不代 表量产 能力。负责封 装业务 的 A mko r 副总裁 Mik e K ell y 今 年给过 一个行 业口径：眼下 具备商 业可行 性的最 小间距 大约是 6 微米，路线图 上画的 1 微米，短期内 难以成 为普遍 的量产选择。
台积电的路径与此吻合——据行业报道对 其技术活动资料的整理，其键合间距从 2023 年 的约 9 微米，走到了 2025 年 的约 6 微 米。更远的 4.5 微米排在 202 9 年前后——那是规划目标，不是已经发生的现实。良率是乘法，不是加法 到这里，第一关的答案是：堆 叠的风险不在 某一层做没做好，而在所有层、所有工序 要一起做好。
下一关的 问题随之 而来：既 然这么难 ，为什么 还有人愿 意付钱？二、更贵 的工序，算出更便 宜的芯片 把芯片 叠起来，主流做法 有两种，代表两种 生产策略 。第一种 ，整片晶 圆直接对 接：两片 晶圆对准 后一次键 合，效率 高。代价 是，上层 某个位置 是坏芯片 、下层对 应位置是 好芯片，这一对位 置照样报 废——缺 陷会共同 侵蚀最终 产出。
这是晶圆对晶圆 键合，简称 W 2W。第二种，先挑出好芯片，再逐颗堆叠：先 把裸片测一遍，只把确认合格的 贴上去。这叫芯 片对晶圆键合，简称 D2W。好处是坏片进不 了堆叠，代价是逐颗处理更慢、对设备精度要求 更高。两种做法 没有绝对的先进 落后：一种重视 整片效率，一种 重视进入堆叠环 节的芯片质量。
哪种更划算 ，取决于省 下的坏片损失，能否覆盖多出来的工艺成本。我用一组演 示参数把账算完。先给 答案：在这 组假设下，逐颗挑选良品的路线虽然单次工序 更贵，每颗 合格堆叠芯片的成本反 而更低——整片路线约 107.97 美元，逐颗路线 约 98.98 美元，低 8.3% 左右 （相对整片路线的成本）。
再看计算，供 复核。模型的 输入按 行业常规假设 ：两片 晶圆制造成本 2 万和 1.5 万美元，每 片晶圆 可以放 60 0 颗 芯片；两层裸 片良率各 8 5%；键合一次通过 率 9 8%，后续工 序合格率 9 9%；整片路线每对 晶圆键 合 2 000 美元，先挑 后贴每 次 8 美元 。
整片对整片的 路，从起点位 置算产出：0 .85 × 0.85 × 0.98 × 0.99 ，约 70.1% ——上 下两层任何一 颗是坏的，这 个位置就废了 。先挑后贴的 路，坏片在筛 选那道门就被 拦下了，从未 进入堆叠，所 以堆叠环节只 需要再过键合 和后续两道门 ：0.85 × 0.98 × 0.9 9，约 82 .5%。
同口径一 比，先挑后贴仍高 出十多个百分点。顺带说一个只对内 行有意义的口径：已经进入键合的好 片子，键合之后还 能剩 97% ——这个 97% 和前面的 70.1% 分母不同，不能放在一起比大 小。最后是临界值 ：其他参数不变，逐颗路线的单次贴 装键合成本涨到约 16.72 美 元时，两条路线打 平。
这个数字只对这 组假设成立，参 数一变就要重算 ；它值得盯，是因为它把「先挑良品值多少钱」变成了可跟踪的 量。需要说明，整套数字是演示 假设，不对应任 何厂商的实际成 本。两条键合路线的成本账 算账时假设的「键 合通过率」，在 真实产线上不是 键合机一家说了 算。
这正是接下 来要回答的 问题：哪些 环节，决定 这条链能不 能稳定运转。三、真正 的瓶颈，不 在键合机上 10 月 1 日，应用材料与 Besi 宣布扩大合作，范围 从芯片对晶 圆混合键合 ，扩展到逻 辑与存储集 成、光子学 ，以及更多 键合平台与互连架构。两家从 2 020 年 新加坡的联 合开发中心 走到今天，产出了应用 材料所称的业界首套集 成式芯片对 晶圆键合系 统。
混合键合，就是前文两种做 法共同 的那一步——不靠焊 点，把磨到极平的两片芯片 直接贴 合连接。这次 扩大是 工艺协同加深的证据——不 是排他 绑定，也推不 出收入 已经搬家。把混合键合的工 艺链摊 开，是五个环 节的接 力：清洗与表面处理，去掉 颗粒和 污染物——微 小污染 就能破坏界面连接；平坦化 与表面 控制，让待贴 合表面 达到平整要求——表面不合 格，对 准再准也没有 用；精 密对准与贴装，让上下芯片 正确对 应——偏差直 接造成 连接失效。
剩下两道在贴 合的前后：键合与退火，让 界面形成可靠 连接——决定 缺陷多少；检测、量测与反 馈，尽早发现 缺陷并送回前 道——决定良率能否持续稳 定。键合机只 是其中一环。对失效机理的研究也指向流 程：一颗纳米 级的颗粒就能 隔开大片本该贴合的界面，单台键合机精 度再高，补不 回前序表面和平坦化的波动 。
混合键合 工艺链：机会不只 在一台键 合机 沿 着这条链 看，产业 机会的问 题就拆成 了三个，且不能混 为一谈：哪个环节 的技术要 求提升最 快？哪个 环节最难 被替代？哪家公司 的相关业 务已经产 生收入，而不只是 技术布局 ？按公开 方向，应 用材料覆 盖工艺平 台，Be si 做 精密贴装 与键合，EVG、SUSS Mic roTe c 在晶 圆键合方 向，AS MPT 在组装与 热压键合 方向，K LA、O nto Inno vati on 在 检测量测 方向，拓 荆科技已 布局混合 键合与配 套量检测 设备。
技术要求提升不等于利润到手，产品难替代也不 等于议价能力强——已经布局，更不等于已有规模订单。三个间 隔摆在这里，「利润已经迁移」这句话因此下不 得。四、逻辑先 走，存储在等 第三章那五个环节，决定能不能稳定量产；而要 不要导入，产品 还要再过一道收益关。
同一套工艺能力，放到 不同产品上 ，值不值得 ，由额外成 本和额外收益的比较决 定。逻辑芯 片这边，收益更容易覆 盖成本。以 AMD 的 3D V-Cache 为例 ，自 20 22 年量产至今约四 年：在处理 器旁边叠一 层缓存，能 减少数据去远端内存的 次数，特定 工作负载下的性能收益 ，撑得起更 复杂的制造 成本。
台积电 的 S oIC （系统 级集成 ）叠片 工艺，产能与客户在 持续扩 大，英 特尔 Fov ero s D irect 也已出 现在服 务器芯 片的报 道中。存储芯 片这边，旧工 艺还能 满足需 求。H BM（高带宽 内存）本身已经靠多 层堆叠 实现了 高带宽 ；HB M4 的封装 高度上限，据 行业媒 体报道 已从约 72 0 微 米提高 到 775 微米。
多出来的余量 ，给 12 层、16 层 设计继续沿用微凸点——传 统的小锡球焊点——留出了 空间；TrendForc e 7 月的报道则称，三 星与 SK 海力士对混合 键合的导入节奏存在差异，16 层的 HBM4E 或更后面的代际可能是较早 的窗口。标准的精确条文与 生效时间，我尚未核到一手 文件，此处只按报道口径陈 述。
把存储侧 的案例接 回前面算 出的那个 临界值：老工艺仍 满足高度 、良率与 成本要求 时，新工 艺必须证 明多出来 的键合成 本，能换 回足够的 层数、带 宽或功耗 收益。热 是同一类 约束——一项针对 7 纳 米处理器 的仿真研 究（发表 于 IE EE E CTC 2020 ）算过：不考虑热 约束的堆 叠，最高 结温会比 平铺方案 高出约 12 ° C；把 逻辑与存 储分层摆 放后，增 幅收窄到 约 6 ° C。
这是特定结构与 仿真条件下的结 果，但它解释了 两条产品线的分 工：缓存层几乎 不发热，垫在下 面不占热预算，所以「逻辑叠缓 存」先行量产；把发热大的逻辑 芯片直接叠在另 一颗发热大的逻 辑芯片上，热量 叠着热量，至今 只出现在液冷的数据中心里。华 为被报道的 3 00 W/cm ² 散热指标 属于报道披露值 ，测试结构、边 界条件与可扩展 性仍待核实。
标准每放宽一寸，旧工 艺的寿命就 延长一程；成本不打平，导入就难以发生。逻 辑先走，存 储在等：导入节奏双时 间轴 五、判断新技术，看证据走到哪一层 前面几笔账 ，最终要落 在一条验证链上：技术 原理成立，产品结构得到确认，性能收益得到验证，制造 良率与成本 过关，稳定规模交付，形成可持续 的商业回报。
这不是 每项技 术必须 按序走 完的流程，而 是一把 尺子——量一 项新技 术离赚 钱还有 几步。用这把 尺子量 最近的三条热 点。华 为的逻 辑折叠 ：结构层有证 据，第 三方拆解看到 了两层 堆叠；性能层 有部分第三方 测试，但论文披露的 降幅——计算 部分 41%、图形 部分 58%、AI 部分 66 % ——均为华为 7 月 更新论文的口 径，需 逐项说 明测试 条件，尚未被 同条件 复现；经济性 层，良 率与单 位成本 没有公开数据 。
结论：结构层 站稳了，性能 层有部分第三方测试但没有 同条件复现，经济性层还是 空白——按这条验证链，卡 在第二层向第 三层过渡的位 置——不是「只证明了一层 」，也不是「已经验证完毕 」。英伟达采用英特尔 F overos 的消息：还 停在结构层之前。10 月 9 日多家 媒体转述的分 析师报告是判断，不是订单 ——没有合同 、没有产品型 号，正式客户关系、封装版 本、订单量与 量产时间都待 验证。
高通与华 为的专利 协议：高 通 10 月 6 日补充 声明明确 ，将该协 议与逻辑 折叠联系 起来的说 法不准确 。一纸许 可协议，到不了「技术授权 」那一层 。专利、原理、结 构实现、性能数据 、良率成 本、商业 量产——是不同层 级的证据 ，不能相 互替代。这套尺子 可以带走 。
下次看到 CP O（光电共封装 ）、硅光或者任 何「下一代封装 」，先问一句：证据走到第几层 了，缺的那一层，拿什么补。所以 3D 集成 的终局，不是谁 把间距压得最低 ，而是谁能把性 能、能效、良率 、成本与交付稳 定，整合成一套可复制的工程体系。这件事不用 猜，盯四个可观 察的指标就够：存储标准的下一 步动向与厂商公 告，注意区分标 准原文、媒体报道和厂商路线图；Besi 1 0 月 22 日的三季报，看 订单、订单储备 与管理层对混合 键合需求的表述 ，客户数量以正式披露为准——第三章问的「谁 先在清洗、检测 这些环节赚到钱 」，答案就藏在 这类财报与公告 里，目前公开证 据还不足以下结论；华为逻辑折叠的良率、制造 成本或批次稳定 性，任何一项公 开都是关键补充 ；以及第三方同 条件复测，明确 工作负载、频率、电压、环境温度、功耗计量方 法与持续负载时 间的测试，比任 何转述都有力。
3D 之争 ，终局写在 良率与成本 账本上。（本文作者为 产业链研究 从业者，文章内容仅供 参考，不构 成投资建议 。