窗外一看
3D芯片堆得上去，未必堆 得划算：量产卡在良率与成 本
文 | 半呆君 如果一颗芯片 不够强，能不能 再叠一颗上去？平面制造越来越 接近物理极限，把芯片从二维摊开改成三维堆叠，成了头部厂商 的共同选择：台 积电在推进叠芯 片技术，英特尔的新服务器芯片 已经出货，AM D 用叠缓存的方式做了四年产 品，华为则把逻 辑折叠用进了旗舰手机。
但这里有一 个容易被忽 略的问题：把芯片堆起 来，不等于把利润堆起 来。每多一 层芯片，就 多一道制造 和连接的关 口；堆叠之 后的良率可 能不升反降 ，连接一旦失败，前面 投进去的成本跟着报废 。更麻烦的 是，解决这 个问题本身 就要花钱。有的工艺一 次处理整片 晶圆，快，但上下两层的坏芯片会 互相拖累；有的工艺先 挑出合格的 芯片再逐颗 连接，单次 更贵，却有 机会减少坏 片损失。
于是一个反直 觉的问题出现了：为什么更 贵的工 艺，最后可能 做出更便宜的 合格芯片？要 回答它，得依次过三关：堆 叠为什 么增加制造风 险？更贵的工 艺什么时候反 而更划算？哪些证据能证明 一项新 技术，已经从 工程突破走到 了商业回报？一、芯片堆得越高，赚钱越 难 先 看一个场景。
要把两颗芯片叠成一颗更强的芯片，第一 颗的合格率是 95%，第 二颗也是 9 5%。两颗的 好坏彼此独立 ，那么叠完之后同时合格的 概率，不是 95%，而是 95% × 95%=9 0.25%。这就是 3D 集成的第一 道坎：单层看 着都不错，叠 起来之后，良率会被一层层 磨掉。
真实生产 比这更复杂——层 数每加一 层，除了自身制造 ，还要与 其他层对 准、连接 、测试，最后扛住 几年的使 用。每多一道环节 ，就多乘 一次小于一的数。芯片之间 连线的密 集程度（业内叫间 距）当然 重要，越 密性能越强，但它 不代表量 产能力。负责封装 业务的 Amko r 副总 裁 Mi ke K elly 今年给过一个行 业口径：眼下具备商业可行 性的最小 间距大约 是 6 微米，路 线图上画 的 1 微米，短期内难以 成为普遍 的量产选择。
台积电的路径与此吻合——据行业报道对其技术 活动资料的整理，其键合间距从 2023 年的约 9 微米 ，走到了 20 25 年的约 6 微米。更远 的 4.5 微 米排在 2029 年前后——那是规划目标，不是已经发生的现实。良率是乘法，不是加法 到这里，第一关 的答案是：堆叠 的风险不在某一层做没做好，而 在所有层、所有 工序要一起做好。
下一关的问题随之而来 ：既然这么难，为什么 还有人愿意 付钱？二、更贵的工序 ，算出更便 宜的芯片 把芯片叠起来，主流做法有两种，代表两种生 产策略。第一种，整片 晶圆直接对 接：两片晶 圆对准后一 次键合，效 率高。代价 是，上层某个位置是坏芯片、下层对应位置是 好芯片，这一对位置照 样报废——缺陷会共同 侵蚀最终产 出。
这是晶圆对晶 圆键合 ，简称 W2 W。第 二种，先挑出好芯片 ，再逐 颗堆叠 ：先把裸片测 一遍，只把确 认合格 的贴上 去。这 叫芯片对晶圆 键合，简称 D2W。好处 是坏片 进不了 堆叠，代价是 逐颗处 理更慢、对设 备精度 要求更 高。两种做法 没有绝 对的先 进落后 ：一种 重视整 片效率，一种 重视进 入堆叠 环节的芯片质 量。
哪种更划算，取决于省下的坏片损失，能否覆盖多出来的工艺成本。我用一组演示参数把账算完 。先给答案：在这组假设下 ，逐颗挑选良 品的路线虽然单次工序更贵 ，每颗合格堆叠芯片的成本反而更低——整片路线约 107.97 美元，逐颗 路线约 98 .98 美元 ，低 8.3 % 左右（相对整片路线的 成本）。
再看计算 ，供复核 。模型的 输入按行业常规假设：两片 晶圆制造 成本 2 万和 1.5 万美元，每片晶圆 可以放 600 颗芯片；两层裸片良率各 85%；键合一次通过率 98%，后续工序合格率 99%；整片路线 每对晶圆键合 2000 美元，先 挑后贴每次 8 美元。
整片对整片的路，从起点位置算 产出：0.85 × 0.85 × 0.98 × 0.99 ，约 70.1 % ——上下两 层任何一颗是坏的，这个位置就 废了。先挑后贴 的路，坏片在筛选那道门就被拦 下了，从未进入 堆叠，所以堆叠 环节只需要再过 键合和后续两道 门：0.85 × 0.98 × 0.99，约 82.5%。
同口径一比，先挑后贴 仍高出十多 个百分点。顺带说一个 只对内行有意义的口径：已经进入键合的好片子，键合之后还能剩 97% ——这个 9 7% 和前 面的 70 .1% 分 母不同，不能放在一起比大小。最后是临界值：其他参数不变，逐颗 路线的单次贴装键合成 本涨到约 16.72 美元时，两条路线打平。
这个数字只对 这组假 设成立 ，参数一变就 要重算；它值 得盯，是因为 它把「先挑良品值多 少钱」变成了 可跟踪的量。需要说明，整 套数字是演示 假设，不对应任何厂 商的实 际成本 。两条键合路 线的成本账 算账时假设的 「键合 通过率」，在 真实产 线上不 是键合机一家 说了算。
这正是接下来 要回答的问题：哪些环节，决定这条链能不能稳定运转 。三、真正的 瓶颈，不在键 合机上 10 月 1 日 ，应用材料与 Besi 宣布扩大合作 ，范围从芯片对晶圆混合键 合，扩展到逻辑与存储集成 、光子学，以 及更多键合平 台与互连架构 。两家从 2 020 年新 加坡的联合开 发中心走到今 天，产出了应用材料所称的 业界首套集成式芯片对晶圆 键合系统。
混合键合 ，就是前 文两种做法共同的 那一步——不靠焊点，把磨到极平的两片芯片 直接贴合连接。这次扩大是 工艺协同 加深的证据——不 是排他绑 定，也推不出收入已经搬家。把混合 键合的工艺链摊开，是五个 环节的接 力：清洗与表面处 理，去掉 颗粒和污染物——微小污染就能破坏 界面连接；平坦化与表面控 制，让待 贴合表面达到平整 要求——表面不合格，对准再准也没有用；精 密对准与贴装，让上下芯片 正确对应 ——偏差直接造成 连接失效 。
剩下两道在贴合 的前后：键合与 退火，让界面形成可靠连接——决定缺陷多少；检测、量测与反馈，尽早发现缺 陷并送回前道——决定良率能否持续稳定。键合机只是其中一环 。对失效机理的 研究也指向流程 ：一颗纳米级的颗粒就能隔开大 片本该贴合的界 面，单台键合机精度再高，补不 回前序表面和平 坦化的波动。
混合键合工 艺链：机会 不只在一台 键合机 沿 着这条链看 ，产业机会 的问题就拆 成了三个，且不能混为 一谈：哪个环节的技术 要求提升最 快？哪个环 节最难被替 代？哪家公 司的相关业 务已经产生 收入，而不 只是技术布局？按公开 方向，应用材料覆盖工 艺平台，B esi 做 精密贴装与 键合，EV G、SUS S Mic roTec 在晶圆键合方向，A SMPT 在组装与热 压键合方向 ，KLA、Onto Innov ation 在检测量 测方向，拓 荆科技已布局混合键合 与配套量检测设备。
技术要 求提升不等于 利润到手，产品难替代也不 等于议 价能力强——已经布局，更 不等于已有规 模订单。三个间隔摆在这里 ，「利 润已经迁移」这句话因此下 不得。四、逻 辑先走，存储在等 第三章 那五个 环节，决定能 不能稳定量产 ；而要不要导 入，产品还要再过一道收益 关。
同一套工艺能 力，放到不同 产品上，值不 值得，由额外成本和额外收 益的比较决定。逻辑芯片这边，收益更容易覆盖成本。以 AMD 的 3D V -Cache 为例，自 2022 年 量产至今约四年：在处理器 旁边叠一层缓存，能减少数据去远端内存的次数，特定 工作负载下的 性能收益，撑 得起更复杂的 制造成本。
台积电的 SoI C（系统级集成）叠片工艺 ，产能与 客户在持 续扩大，英特尔 Fove ros Dire ct 也 已出现在服务器芯 片的报道 中。存储 芯片这边 ，旧工艺 还能满足 需求。H BM（高带宽内存 ）本身已 经靠多层堆叠实现 了高带宽 ；HBM 4 的封 装高度上 限，据行 业媒体报 道已从约 720 微米提 高到 775 微 米。
多出来的余量，给 12 层、16 层设计继续沿用微凸点——传统的小锡球 焊点——留出了空间；TrendForce 7 月的报道则 称，三星与 S K 海力士对混合键合的导入节 奏存在差异，1 6 层的 HBM4E 或更后面的代际可能是 较早的窗口。标准的精确条文与生效时间，我尚未核到一手文件 ，此处只按报道 口径陈述。
把存储侧的 案例接回前 面算出的那 个临界值：老工艺仍满足高度、良率与成本要 求时，新工艺必须证明 多出来的键 合成本，能 换回足够的 层数、带宽 或功耗收益 。热是同一类约束——一项针对 7 纳米处 理器的仿真研究（发表 于 IEE E ECT C 202 0）算过：不考虑热约 束的堆叠，最高结温会比平铺方案高出约 1 2 ° C；把逻辑与 存储分层摆 放后，增幅 收窄到约 6 ° C 。
这是特 定结构与仿真 条件下 的结果 ，但它 解释了 两条产 品线的分工：缓存层 几乎不 发热，垫在下 面不占 热预算 ，所以 「逻辑 叠缓存 」先行量产；把发热 大的逻 辑芯片直接叠 在另一 颗发热 大的逻 辑芯片 上，热 量叠着热量，至今只 出现在 液冷的数据中 心里。华为被 报道的 30 0 W /cm ² 散热指 标属于 报道披露值，测试结 构、边 界条件 与可扩 展性仍 待核实。
标准每放宽一寸，旧工艺的 寿命就延长一 程；成本不打 平，导入就难 以发生。逻辑先走，存储在 等：导入节奏双时间轴 五、判断新技术，看证据走到哪一层 前面几笔账，最终 要落在一条验 证链上：技术 原理成立，产 品结构得到确认，性能收益 得到验证，制造良率与成本过关，稳定规模交付，形成可持续的商业回报。
这不是每 项技术必须按序走完的流程 ，而是一 把尺子——量一项 新技术离 赚钱还有几步。用 这把尺子 量最近的 三条热点。华为的逻辑折叠 ：结构层 有证据，第三方拆 解看到了 两层堆叠；性能层 有部分第 三方测试 ，但论文披露的降幅——计 算部分 41%、图形部分 58%、AI 部分 6 6% ——均为华 为 7 月更新论文的口径 ，需逐项 说明测试条件，尚 未被同条 件复现；经济性层 ，良率与 单位成本 没有公开数据。
结论：结构层站 稳了，性能层有 部分第三方测试但没有同条件复 现，经济性层还 是空白——按这 条验证链，卡在 第二层向第三层 过渡的位置——不是「只证明了 一层」，也不是「已经验证完毕 」。英伟达采用 英特尔 Foveros 的消 息：还停在结构 层之前。10 月 9 日多家 媒体转述的分析 师报告是判断，不是订单——没 有合同、没有产品型号，正式客 户关系、封装版 本、订单量与量产时间都待验证 。